目的

1970年代以来，集成电路的复杂程度按照半导体业界摩尔定律的趋势急剧增长。电路设计人员的工作量不断增加，这使得他们必须放弃以往那样从特定的电子元件，如CMOS、双极性晶体管为基础，来开始复杂电路的设计工作。设计流程的关注重心开始转到电路系统的数据流动以及有关时序的信息，这样的设计抽象级别被称为“寄存器传输级”。设计人员通过使用硬件描述语言，可以将精力放在电路逻辑功能、时序的设计上，而不需要一开始就考虑具体的器件制造工艺以及它们对电路功能的影响。

结构

硬件描述语言是对电路系统的结构、行为的标准文本描述。硬件描述语言和一些并行编程语言一样存在并行性的表达方式。然而，和大多数用于软件设计的编程语言不同，硬件描述语言可以描述硬件系统在不同时间的时序行为，而时序性正是硬件电路的重要性质之一。在计算机辅助设计中，用于描述电路模块中连线、各层次模块之间互连的硬件描述语言代码，被称为“网表”。硬件描述语言可以在结构级（或称逻辑门级）、行为级、寄存器传输级这几种不同的层次上对电路进行描述，实现同一功能的硬件描述语言也可以使用任一层次的硬件描述语言代码来描述。通过逻辑综合，后两种层次的硬件描述语言代码可以被转换到低抽象级别的门级描述，但是采用不同厂商的工具、使用不同的综合设置策略可能会产生不同的结果。

在实现具体的硬件电路之前，设计人员可以利用硬件描述语言来进行仿真。在硬件实现的过程中，硬件描述语言的源文件通常会被转换成一种类似可执行文件的中间文件，该文件可以解释硬件描述语言的各种代码、语句的语义。正由于此，硬件描述语言具有了类似软件编程语言的一些性质，但是总体来说，它仍然属于规约语言、 建模语言 （ 英语 ： Modeling language ） 的范畴。模拟电路也有自己的硬件描述语言，但和数字电路的差异较大。

与控制流语言的比较

可以使用传统的编程语言控制流程的特性来指代硬件的数据流性质，例如包含特定增强类库的C++（如SystemC）即可实现这样的目的。尽管如此，用于软件设计的编程语言不能对电路的时序性质进行描述，这导致软件编程语言不能替代专用的硬件描述语言。在最近地位愈加显著的硬件验证语言——SystemVerilog出现之前，人们利用C++和一些逻辑仿真工具协同工作，从而在硬件验证中实现面向对象程序设计的思想。

硬件描述语言的部分子集是可综合的，这意味着可以使用逻辑综合工具通过“阅读”行为级、寄存器传输级的代码，来“推断”这些代码对应的功能，从而给出一个经过优化的的电路连线网表。 逻辑综合工具（如新思科技的Design Compiler等 或Cadence的RTL Compiler ）通常会对设计人员定义的逻辑功能进行逻辑化简，这样就可以避免冗杂的逻辑门级网表。含有延迟的硬件描述语言代码（例如Verilog中 #5 这样的代码）通常是不可合成的，也就是说，这部分代码在逻辑综合过程中会被忽略。这类代码在硬件验证中的作用更加显著。此外，还有其他部分代码结构也是不可合成的。

使用硬件描述语言进行设计

通过使用硬件描述语言，集成电路（特别是现代的数字电路）的设计效率得以大大提高。大多数设计人员从设计行为目标或高级架构图出发开始设计。电路系统的控制决断结构以流程图、状态图为原型。编写硬件描述语言代码的过程与目标电路的特性以及设计人员的编程风格有关。硬件描述语言可以是高抽象级别的算法描述。设计人员经常使用脚本语言（如Perl、Python）来在硬件描述语言中生成重复性的电路结构。硬件描述语言的编程工作可以在一些代码编辑器中完成，这些软件通常提供自动缩进、保留字高亮显示等辅助功能。

随后，硬件描述语言代码会经过审核阶段。在进行逻辑综合之前，电子设计自动化软件会进行一系列自动检查，如扫描硬件描述语言代码中存在的语法错误等。自动检查程序会将违背规则的代码呈现在报告中，并指出它们潜在的危害。代码中的硬件逻辑错误也会在此阶段被检查。这些审核过程可以尽可能减少代码在综合后引发的错误。

在工业界，硬件描述语言设计一般止于综合的完成。一旦逻辑综合工具将硬件描述语言代码映射到逻辑门级的网表，该网表会被送到之后的后端工艺产线。根据所使用的不同器件，如现场可编程逻辑门阵列（ FPGA ）、专用集成电路（ ASIC ）、门阵列（ Gate array ）、专用集成电路标准元件（ Standard cell ），实际电路的硬件制造过程可能不同，但是硬件描述语言一般并不过多关注的后端流程。普遍地说，随着设计流程逐渐转向物理实现方式，设计数据库的重心将转向器件制造工艺相关的信息，这些信息通常由硬件厂商提供，设计人员编写的硬件描述语言代码并不需要包含这方面的信息。最后，集成电路在物理上得以实现。

使用硬件描述语言进行验证

参见

集成电路设计

硬件验证语言

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